LMK5C22212AS1网络同步器技术文档总结-电子发烧友网

该LMK5C22212AS1是一款高性能网络同步器和抖动清除器，旨在满足无线通信和基础设施应用的严格要求。

该器件捆绑了 IEEE-1588 PTP 同步到主参考时钟源的软件支持。有关更多信息，请联系 TI。

网络同步器集成了 2 个 DPLL，可提供无中断开关和抖动衰减，具有可编程环路带宽，无需外部环路滤波器，从而最大限度地提高灵活性和易用性。每个 DPLL 相位将成对的 APLL 锁定到基准输入。
*附件：lmk5c22212as1.pdf

APLL1 采用 TI 专有的体声波（BAW）技术（称为 BAW APLL）的超高性能 PLL，可在 491.52MHz 时生成典型值为 40fs/最大 12kHz 至 20MHz RMS 抖动为 60fs 的输出时钟，与 XO 和 DPLL 基准输入的抖动和频率无关。APLL2/DPLL2 提供了第二频率和/或同步域的选项。

基准验证电路监控 DPLL 基准时钟，并在检测到切换事件时在输入之间执行无中断切换。可以启用零延迟模式（ZDM）和相位消除，以控制从输入到输出的相位关系。

该器件可通过I2C或SPI进行完全编程。集成的EEPROM可用于自定义系统启动时钟。该器件还具有出厂默认ROM配置文件作为回退选项。

特性

基于超低抖动 BAW VCO 的无线基础设施和以太网时钟
- 40MHz时典型值为40fs/最大RMS抖动为57fs（491.52MHz时）
- 245.76MHz时50fs（典型值）/62fs（最大RMS抖动）
2 个高性能数字锁相环（DPLL），带 2 个模拟锁相环（APLL）
- 可编程 DPLL 环路滤波器带宽范围为 1mHz 至 4kHz
- < 1ppt DCO调频步长
2 个差分或单端 DPLL 输入
- 1Hz （1PPS）至 800MHz 输入频率
- 数字保持和无中断开关
12 个差分输出，具有可编程 HSDS、AC-LVPECL、LVDS 和 HSCL 格式
- 当配置在 OUT0_P/N、OUT1_P/N、GPIO1 和 GPIO2 上配置 6 个 LVCMOS 频率输出时，总频率输出高达 16 个，在 OUT2_P/N 至 OUT11_P/N 上配置 10 个差分输出
- 1Hz （1PPS）至 1250MHz 输出频率，具有可编程摆幅和共模
- 符合 PCIe Gen 1 至 6 标准
I2C 或 3 线/4 线 SPI

参数

方框图

?1. 产品概述?
LMK5C22212AS1是德州仪器（TI）推出的高性能网络同步器和抖动消除器，专为无线通信和基础设施应用设计，支持JESD204B/C、IEEE-1588 PTP协议及多种时钟标准（如SyncE、SONET/SDH）。其核心特性包括：

?超低抖动BAW VCO?：典型RMS抖动40fs@491.52MHz，支持无线和以太网时钟。
?双DPLL+双APLL架构?：2个数字锁相环（DPLL）和2个模拟锁相环（APLL），支持无中断切换和可编程带宽（1mHz至4kHz）。
?多输入输出接口?：2路差分/单端输入（1Hz至800MHz），12路差分输出（1Hz至1250MHz），支持HSDS、LVDS、HCSL、LVCMOS格式。
?应用场景?：5G无线网络（RRU、DU/CU）、光传输网络（OTN）、工业测试测量等。

?2. 关键特性?

?时钟性能?：
- BAW VCO提供40fs典型抖动（491.52MHz），独立于参考输入抖动。
- 支持PCIe Gen1-6兼容时钟，满足高速SerDes需求。
?灵活配置?：
- 通过I2C/SPI编程，集成EEPROM存储自定义配置。
- 零延迟模式（ZDM）实现输入输出相位对齐。
?监控功能?：
- 输入时钟验证（频率、丢失脉冲、相位容限）。
- DPLL/APLL锁定状态及历史调谐字记录，优化保持模式精度。

?3. 技术细节?

?电源与封装?：
- 64引脚VQFN封装（9mm×9mm），3.3V核心供电，支持-40°C至85°C工作温度。
- 多电源域设计，PSNR优于-105dBc，降低电源噪声影响。
?时钟分配?：
- 输出分频器支持同步（SYNC）和可编程模拟/数字延迟，精度达±25ps。
- SYSREF/1PPS生成功能，支持JESD204B/C系统参考时钟。

?4. 设计支持?