上海立芯亮相第五届RISC-V中国峰会

此前，7月16日至19日，第五届RISC-V中国峰会在上海张江科学会堂举行。

上海立芯软件科技有限公司的四款核心产品——LeCompiler(数字设计全流程平台)、LePI(电源完整性平台)、LePV(物理验证与签核平台)及Le3DIC(3D-IC设计平台解决方案)一经亮相就吸引了众多行业客户与技术专家驻足交流，充分展现了国产EDA在数字实现、电源完整性分析签核以及物理验证等关键领域的自主创新实力。

LeCompiler数字实现平台

专注于从RTL到GDSII全流程，涵盖逻辑综合、自动布图规划、布局及物理优化、时钟树综合及优化、布线及优化、ECO等，以统一的数据模型构建独特架构，着重多步骤的协同优化，以应对数字芯片前沿设计带来的PPA挑战，助力客户实现其创新性的设计理念，构筑产品的竞争优势。

LePI电源完整性平台

专为数字芯片设计打造的全链路电源完整性(PI)签核平台，全面支持2D平面设计与3DIC异构堆叠场景，提供从设计初期到签核的全周期PI解决方案。采用先进的高性能分布式架构，可高效处理含10亿级逻辑单元的超大规模设计，实现电压降(IR)及电迁移(EM)验证的快速迭代收敛，助力客户突破“设计-验证-迭代”的时间瓶颈。

LePV物理验证平台

专为数字和模拟IC设计物理验证打造的签核平台，全面支持设计规则检查、版图与原理图一致性检查、可制造性设计以及可靠性验证检查等流程，致力于助力客户在可接受的时间内完成全面验证，确保设计的准确性和产品的高质量。提供系统级3DIC/Chiplet规划分析与物理实现解决方案，打造3DIC/Chiplet规划、设计与分析平台。

Le3DIC 3D-IC设计平台

该平台集成LeCompiler等工具，亦支持与第三方工具集成，旨在为客户提供完整的3DIC/Chiplet系统级设计解决方案。

国产EDA自主化的"硬实力“突破

立芯此次展出的LeCompiler、LePV、LePI与Le3DIC，正是其深耕物理设计及数字签核领域的标志性成果。

LeCompiler

基于统一数据模型实现RTL-to-GDSII全流程协同优化，在时序、功耗、面积(PPA)优化上达到业界先进水平。其自动布图规划功能将传统数周的设计迭代压缩至数天，显著提升了效率。

LePV

作为物理验证与签核平台，支持先进工艺节点的复杂设计规则检查(DRC)、版图与原理图一致性验证(LVS)、可制造性设计(DFM)和可编程电气规则检查(PERC)，通过国内头部芯片设计公司的验证，成为保障芯片设计可靠性的“最后一道防线”。

LePl

聚焦全方位EM/IR等分析，凭借独特架构实现上亿单元规模设计的高效处理。在客户大批量设计中覆盖成熟工艺和先进工艺节点，以突破性的电源完整性技术成为支撑先进设计可靠性的关键力量。

Le3DIC

立芯推出的3D-IC设计解决方案，可支持2D/2.5D/3D全流程设计，实现封装规划与芯片设计的无缝衔接，助力客户应对Chiplet架构下的系统级验证挑战，为RISC-V芯片在高性能计算、AI加速等场景的落地提供了关键支撑。

积极融入RISC-V生态

作为RISC-V生态的重要参与者，立芯的技术布局与峰会”开放、协同、落地”的主题高度契合。在全面覆盖通用设计全流程需求外，立芯也针对RISC-V架构的技术特性积极探索—针对其模块化架构、指令集可扩展以及异构集成需求提供专项支持和优化能力。努力为RISC-V芯片的设计以及量产落地提供更精准的优化支撑。

3D-IC设计解决方案与RISC-V的模块化特性天然适配。通过2.5D封装与硅通孔(TSV)优化，可将RISC-V处理器核与A加速器、高速接口等异构模块集成，形成高性能计算集群，满足数据中心、智能汽车等场景算力需求。

希望以这种"开放架构+国产工具"的组合，推动RISC-V架构在更多的应用领域渗透落地!

客户验证与行业认可

展会期间，立芯展位吸引了半导体设计公司以及产业链其他上下游公司的广泛关注。多家芯片企业与立芯技术团队深入探讨了先进工艺节点物理设计所面临的挑战以及国产工具替代方案。

“我们不仅要提供工具，更要成为客户创新的伙伴。“立芯相关负责人表示，“通过深度参与RISC-V生态建设，立芯希望与产业链各方共同打破技术壁垒，让国产EDA真正成为支撑中国芯片产业自主可控的基石。