LMK04821 超低抖动合成器和抖动清除器技术手册-电子发烧友网

LMK0482x 系列是业界性能最高的时钟调节器，支持 JEDEC JESD204B。

PLL2 的 14 个时钟输出可配置为使用器件和 SYSREF 时钟驱动 7 个 JESD204B 转换器或其他逻辑器件。SYSREF 可以使用直流和交流耦合提供。不仅限于JESD204B应用，14 个输出中的每一个都可以单独配置为传统时钟系统的高性能输出。

LMK0482x 系列具有高性能，加上在功率或性能之间权衡的能力、双 VCO、动态数字延迟、保持和无毛刺模拟延迟等功能，是提供灵活的高性能时钟树的理想选择。
*附件：lmk04821.pdf

特性

JEDEC JESD204B支持
超低 RMS 抖动
- 88 fs RMS 抖动（12 kHz 至 20 MHz）
- 91 fs RMS 抖动（100 Hz 至 20 MHz）
- 245.76 MHz时–162.5 dBc/Hz本底噪声
PLL2 提供多达 14 个差分器件时钟
- 多达 7 个 SYSREF 时钟
- 最大时钟输出频率 3.1 GHz
- 来自 PLL2 的 LVPECL、LVDS、HSDS、LCPECL 可编程输出
PLL1 多达 1 个缓冲 VCXO/晶体输出
- LVPECL、LVDS、2xLVCMOS 可编程
双环路PLLatinum? PLL架构
PLL1
- 多达 3 个冗余输入时钟
  - 自动和手动切换模式
  - 无中断开关和LOS
- 集成低噪声晶体振荡器电路
- 输入时钟丢失时的保持模式
PLL2
- 归一化 [1 Hz] PLL 本底噪声为
  –227 dBc/Hz
- 相位检测器速率高达 155 MHz
- OSCin 倍频器
- 两个集成低噪声VCO
50% 占空比输出分频，1 至 32
（偶数和奇数）
精密数字延迟，动态可调
25 ps 步进模拟延迟
多模：双 PLL、单 PLL 和时钟分配
工业温度范围：–40 至 85°C
支持 105°C PCB 温度（在导热垫处测量）
3.15V 至 3.45V 工作电压
封装：64引脚QFN（9.0 mm × 9.0 mm × 0.8 mm）

参数

?1. 产品概述?
LMK04821/LMK04826/LMK04828是德州仪器（TI）推出的高性能双锁相环（PLL）时钟调节器，专为无线基础设施、数据转换器时钟、医疗/军事/航空航天等应用设计。核心特性包括：

?超低抖动性能?：RMS抖动低至88 fs（12 kHz–20 MHz带宽）。
?JESD204B支持?：提供14路可配置差分时钟输出（7组设备时钟+7组SYSREF时钟），支持多通道同步。
?双PLL架构?：
- ?PLL1?：支持3路冗余参考输入，集成VCXO/晶体振荡器电路，具备自动/手动切换和保持模式（Holdover）。
- ?PLL2?：集成双VCO（频率范围1.84–3.08 GHz），支持动态数字延迟和模拟延迟调整。
?灵活输出配置?：支持LVDS、LVPECL、HSDS、LCPECL等多种格式，最高输出频率3.1 GHz。