?CDCUA877 1.8V锁相环时钟驱动器技术文档总结

该CDCUA877是一款高性能、低抖动、低偏斜、零延迟缓冲器，可将差分时钟输入对（CK、CK）分配给十个差分时钟输出对（Yn、Yn）和一个差分反馈时钟输出对（FBOUT、FBOUT）。时钟输出由输入时钟（CK、CK）、反馈时钟（FBIN、FBIN）、LVCMOS控制引脚（OE、OS）和模拟电源输入（AV DD ).当OE为低电平时，除FBOUT/FBOUT外，时钟输出被禁用，而内部PLL继续保持其锁定频率。OS（输出选择）是必须连接到 GND 或 V 的程序引脚 DD .当作系统为高电平时，OE 功能如前所述。当OS和OE都较低时，OE对Y7/Y7没有影响，它们是自由运行的。当 AVDD接地时，PLL 被关闭并旁路用于测试目的。
*附件：cdcua877.pdf

当两个时钟输入（CK、CK）逻辑低电平时，器件进入低功耗模式。差分输入上的输入逻辑检测电路独立于输入缓冲器，检测逻辑低电平，并在所有输出、反馈和PLL关闭的低功耗状态下运行。当时钟输入从逻辑低电平转换为差分信号时，PLL重新导通，输入和输出使能，PLL在规定的稳定时间内获得反馈时钟对（FBIN、FBIN）和时钟输入对（CK、CK）之间的锁相。

该CDCUA877能够跟踪扩频时钟 （SSC） 以降低 EMI。该器件的工作温度范围为 -40°C 至 85°C）。

特性

• 1.8V/1.9V锁相环时钟驱动器，适用于双倍数据速率（DDR II）应用
• 兼容扩频时钟
• 工作频率：125 MHz 至 410 MHz
• 应用频率：160 MHz 至 410 MHz
• 低电流消耗：<200 mA（典型值）
• 低抖动（周期间）：±40 ps
• 低输出偏斜：35 ps
• 稳定时间 <6 μs
• 将一个差分时钟输入分配给十个差分输出
• 52 焊球 μBGA（MicroStar Junior? BGA，0.65 mm 间距）
• 外部反馈引脚（FBIN、FBIN）用于将输出同步到输入时钟
• 符合或超过PC2-3200/4300/5300/6400o的CUA877/CAU878规范PLL标准
• 故障安全输入

参数

?1. 核心功能?

• 专为DDR II应用设计的高性能时钟缓冲器，支持1.8V/1.9V工作电压
• 将1对差分时钟输入（CK/CK）分配至10对差分时钟输出（Yn/Yn）及1对反馈输出（FBOUT/FBOUT）
• 兼容展频时钟（SSC），支持125MHz至410MHz操作频率（应用频率160MHz-410MHz）

?2. 关键特性?

• ?低功耗?：静态电流<200mA，支持逻辑低电平自动进入省电模式
• ?高精度时序?：
  • 周期抖动±40ps（cycle-cycle）
  • 输出偏移35ps
  • 锁相环稳定时间<6μs
• ?控制功能?：
  • 异步输出使能（OE）
  • 输出选择引脚（OS）可配置Y7/Y7自由运行模式
  • 外部反馈引脚（FBIN/FBIN）同步输出与输入时钟

?3. 封装与规格?

• 52球μBGA封装（0.65mm间距，型号CDCUA877ZQL）
• 工作温度范围：-40°C至85°C
• 符合PC2-3200/4300/5300/6400标准

?4. 电气特性?

• 输入电压范围：-0.5V至VDDQ+0.5V
• 差分输入电压（VID）：0.3V至VDDQ+0.4V
• 输出驱动能力：±9mA（高/低电平）

?5. 应用设计要点?

• 推荐AVDD电源滤波方案（2200pF电容+磁珠）
• 需匹配输入/反馈时钟的压摆率（建议2.5V/ns）
• 测试模式下可通过接地AVDD旁路PLL