LMK04714-Q1 是一款高性能时钟调节器,支持 JEDEC JESD204B/C,适用于太空应用。
PLL2 的 14 个时钟输出可配置为使用器件和 SYSREF 时钟驱动 7 个 JESD204B/C 转换器或其他逻辑器件。SYSREF 可以使用直流和交流耦合提供。不仅限于 JESD204B/C 应用,14 个输出中的每一个都可以单独配置为传统时钟系统的高性能输出。
*附件:lmk04714-q1.pdf
该器件可配置为在双PLL、单PLL或时钟分配模式下工作,无论是否生成SYSREF或重新时钟。PLL2可与内部或外部VCO一起工作。
高性能与在功耗和性能之间权衡的能力、双 VCO、动态数字延迟和保持等功能相结合,可以提供灵活的高性能时钟树。
特性
- AEC-Q100 1 级:–40°C 至 125°C
- 最大时钟输出频率:3255 MHz
- 多模:双 PLL、单 PLL 和时钟分配
- 6 GHz 外部 VCO 或分配输入
- 超低噪声,2500 MHz:
- 54 fs RMS 抖动(12 kHz 至 20 MHz)
- 64 fs RMS 抖动(100 Hz 至 20 MHz)
- –157.6 dBc/Hz 本底噪声
- 超低噪声,3200 MHz:
- 61 fs RMS 抖动(12 kHz 至 20 MHz)
- 67 fs RMS 抖动(100 Hz 至 100 MHz)
- –156.5 dBc/Hz 本底噪声
- PLL2
- PLL FOM 为 –230 dBc/Hz
- PLL 1/f 为 –128 dBc/Hz
- 相位检测器速率高达 320 MHz
- 两个集成VCO:2440至2600 MHz和2945至3255 MHz
- 多达 14 个差分器件时钟
- 多达 1 个缓冲 VCXO/XO 输出
- LVPECL、LVDS、2xLVCMOS 可编程
- 1-1023 CLKOUT整数分频器
- 1-8191 SYSREF 整数分频器
- SYSREF时钟的25 ps步进模拟延迟
- 器件时钟和 SYSREF 的数字延迟和动态数字延迟
- PLL1 的保持模式
- PLL1 或 PLL2 的 0 延迟
- 高可靠性
- 受控基线
- 一个装配/测试站点
- 一个制造现场
- 延长产品生命周期
- 扩展产品变更通知
- 产品可追溯性
参数
方框图
?1. 产品概述?
LMK04714-Q1是德州仪器(TI)推出的汽车级高性能时钟调节器,支持JESD204B/C协议,专为汽车雷达、激光雷达(LIDAR)和数据转换器时钟等应用设计。其主要特性包括:
- ?工作温度范围?:-40°C至125°C(AEC-Q100 Grade 1认证)。
- ?输出频率?:最高3255 MHz,支持多模式(双PLL、单PLL、时钟分配)。
- ?超低噪声?:在2500 MHz下,RMS抖动低至54 fs(12 kHz–20 MHz带宽)。
- ?14路差分输出?:可配置为CML、LVPECL、LVDS等多种格式,支持JESD204B/C设备时钟和SYSREF信号生成。
?2. 关键功能?
- ?双PLL架构?:
- ?PLL1?:用于低偏移抖动清除,支持外部VCXO和频率保持(Holdover)功能。
- ?PLL2?:集成双VCO(2440–2600 MHz和2945–3255 MHz),支持高频率合成。
- ?时钟分配?:14路可编程输出,支持动态数字延迟、模拟延迟及同步(SYNC)功能。
- ?JESD204B/C支持?:提供设备时钟和SYSREF信号,支持确定性延迟和同步。
?3. 应用场景?
?4. 封装与引脚?
- ?封装?:64引脚HTQFP(12 mm × 12 mm)。
- ?关键引脚?:
- 时钟输入(CLKIN0/1/2)、VCO输入(FIN0/1)、同步引脚(SYNC/SYSREF_REQ)。
- 状态指示引脚(STATUS_LD1/LD2)用于锁相环状态监控。
?5. 设计工具支持?
?6. 典型设计考虑?
?7. 文档与支持?
该器件通过高集成度和灵活性,满足汽车及工业应用中对低噪声、高精度时钟的需求。
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