智聚芯能，异构互联，共赢AI时代机遇——芯和半导体领衔揭幕第九届中国系统级封装大会

近日，第九届中国系统级封装大会（SiP Conference China 2025）在深圳会展中心（福田）隆重开幕。芯和半导体创始人、总裁代文亮博士再次以大会主席身份发表题为《智聚芯能，异构互联，共赢AI时代机遇》的开幕演讲，从产业高度系统阐释了在AI算力爆发背景下，Chiplet先进封装技术所面临的机遇与挑战，并呼吁产业链携手共建开放协同的Chiplet生态系统。

代博士指出：中国系统级封装大会今年是第九届。我们一起见证了系统级封装和先进封装的高速发展的九年，并迎来了一个新的引爆点：随着国务院《关于深入实施“人工智能+”行动的意见》的落地，AI人工智能已经被公认为第四次“工业革命”的核心驱动力，应用场景正不断地从云端训练推理向海量终端应用渗透，对半导体的算力、存力、运力、电力等性能都提出了巨大的需求和挑战。然而，随着摩尔定律逼近物理极限，单纯依靠SoC单芯片工艺微缩带来的性能提升已大幅放缓，系统攻坚已经成为大势所趋：一方面，芯片系统化——三维芯片Chiplet先进封装与异构集成正在成为延续算力增长的核心路径，并被英伟达、AMD、博通等AI芯片巨头广泛采用；另一方面，系统规模化——以英伟达NVL72、华为昇腾384机柜级超节点系统为代表的智算系统，正通过硅光在内的更高速互连技术不断突破scale up和scale out的性能边界。AI 超节点硬件系统需求与Chiplet集成技术的融合正成为后摩尔时代先进工艺制程瓶颈和算力提升突破的重要方向。

新趋势意味着有新的问题需要被解决：Chiplet 集成系统面临高密互连、高速串扰、电-热-力耦合及反复优化迭代等诸多挑战，而解决AI超节点硬件系统万卡级互连拓扑优化、高压直供电源网络设计、液冷系统与芯片热耦合仿真，其复杂度也远超传统单芯片设计的能力边界。这些都需要将设计范式从传统的单点优化的DTCO（设计工艺协同优化）升级至全链路协同的STCO（系统技术协同优化），为国内Chiplet产业链带来了广阔的发展蓝海。

更利好的是，随着UCIe3.0的发布，以及包括OCP、OIF、3DLink、CCITA等国内外Chiplet标准的逐渐落地和成熟，Chiplet 生态正从“英伟达式”的全封闭模式，走向以开放标准为纽带的“拼多多模式”，中国在终端场景、整机整合与市场需求方面具备显著优势，将推动多元厂商、多工艺节点、多IP来源的异构集成成为主流。代博士呼吁国内Chiplet先进封装产业链每个环节的企业积极躬身入局、强化材料，工艺、设计、流程和EDA工具等跨环节协作，共建“芯片-封装-系统-应用”的全栈能力，把握AI带来的时代机遇，并赋能国内AI产业在全球算力竞争中占据主动。

本次大会吸引了几十家中国系统级封装与Chiplet先进封装生态圈的头部企业共同分享探讨。在大会首日的主旨演讲环节，除了芯和半导体，还有来自中兴微、光羽芯辰、日月光、环旭电子、珠海天成等企业的高管和专家针对Chiplet先进封装的不同环节做了独家报告。