交流耦合超高速数据线中ESD二极管的放置位置研究

USB Type-C连接器于2014年底面世，一经推出便得到广泛应用，并已成为连接各类电子设备与外围设备的行业标准。除对称结构带来的明显优势外，相较于早期USB接口，它还具备其他优点，包括能够实现非常高的数据传输速率（高达80 Gbps Tx和80 Gbps Rx），并可通过单个端口提供高达240 W的功率。在本白皮书中，Nexperia探讨了在交流耦合超高速数据线中，将高电压ESD保护二极管置于位置A，或将低电压ESD保护二极管置于位置B，哪种布局可提供更有效的短路保护。

△ 图1 USB Type-C接口的引脚分配

尽管USB PD规范包含多种安全机制1，但USB设计人员仍面临一个关键问题：如何在VBUS电源线因使用不合规连接器或系统而与数据线发生电接触时，确保接口得到有效保护。最新USB 4标准规定超高速线对必须采用交流耦合方式，增加了提供充分保护的设计复杂性。图1所示为USB Type-C连接器的引脚排列。

图2显示了在交流耦合的超高速线路中，ESD保护二极管的两种放置位置：一种靠近连接器端（位置A），另一种位于交流耦合电容与受保护收发器IC之间（位置B）。

△ 图2 超高速数据线中ESD保护二极管的两种放置选项

研究ESD应力对交流耦合电容的影响

初步研究主要分析ESD应力对交流耦合电容的影响，因为在位置B放置保护二极管会导致这些电容在ESD事件中失去保护。

Nexperia设计中常用的多种0402’’交流耦合电容2在承受持续时间为100 ns、上升时间为1 ns (1/100 ns)的传输线脉冲(TLP)测试时，均展现出良好的ESD鲁棒性。测试结果显示，330 nF电容器在高达约60 A的TLP冲击下未出现损坏迹象，而220 nF电容器在高达约55 A TLP下也未出现损坏（分别相当于IEC 61000-4-2标准约30 kV和27 kV的脉冲水平）。

同时，还测试了两家制造商提供的25 V额定电压、220 nF 0201’’交流耦合电容。测试结果如图4所示。首先，在对新器件进行五次1/100 ns TLP脉冲测试（最高22 A，低于其鲁棒性阈值）之前，先测定了其鲁棒性极限（蓝色曲线）。此器件在这些测试过程中未显示出任何退化。同样，对于来自第二家制造商的鲁棒性更强的电容器（图4），在五次高达25 A的1/100 ns TLP脉冲下，也未观察到任何器件退化迹象。

△ 图3 鲁棒性较低的0201’’耦合电容的测试结果

△ 图4 鲁棒性较高的0201’’耦合电容的测试结果

随后，采用持续时间为5 ns、上升时间为600 ps (0.6/5 ns)且电流高达120 A的超快TLP (vfTLP)对两家制造商提供的电容器样品进行了进一步测试（图5），结果同样未发现任何器件退化迹象。

△ 图5 采用0.6/5 ns且电流高达120 A的超快TLP对两个额定电压为25 V的220 nF 0201’’ 电容进行测试

研究表明，交流耦合电容在高达120 A、0.6/5 ns的超快TLP下仍具有良好的鲁棒性，因此可以推断：ESD脉冲引发的退化现象的 根源在于能量水平，而非峰值电压。这使得22 A 1/100 ns的TLP 测试等同于11 kV的IEC 61000-4-2脉冲测试。换言之，所有被研究的交流耦合电容的鲁棒性均超越了IEC 61000-4-2接触放电的4级标准。

测试期间，通过使用下拉电阻，避免了可能出现的电荷积聚。

研究ESD应力对受保护IC的影响

Nexperia对若干用于超高速数据线的收发器IC（重定时器和重驱动器器件）展开了研究，发现它们的TLP特性与一个串联着电阻的正向偏置二极管极为相似（图6）。这表明这些IC的芯片内部ESD保护电路在极低电压（1 V至1.5 V之间）下就会导通。因此，所采用的外部ESD保护二极管必须具备较低的触发电压，以便在受保护IC受损前限制流入的ESD电流。

△ 图6 典型USB超高速IC的1/100 TLP结果显示，芯片内部ESD保护电路在约1 V时会导通

△ 图7 通过漏电流测量评估芯片内部ESD保护电路是否受损

综上所述，对多款超高速收发器IC的测试结果表明：

? 芯片内部ESD保护电路通常在约1 V时导通

? 以上示例的芯片内部ESD保护电路在2 A 1/100 ns TLP下受损

? 该IC的芯片内部ESD保护电路在约5 A 0.6/5 ns vf-TLP脉冲下受损

导致损坏的vfTLP电流水平提高，这表明该IC对脉冲能量的敏感度高于对峰值钳位电压的敏感度。

上述IC对ESD保护后的残余钳位电压仍较为敏感。Nexperia也对可承受高达6 A TLP的系统进行了测试。但这些系统仍会在约1 V 电压下开始导通，并对瞬变电流进行分流。为了评估此类系统在不同ESD保护策略下的表现，Nexperia采用高效的系统级ESD 设计(SEED)模拟结合测试板测量的方法，使用如下所示的测试装置3，对比了将高电压保护二极管置于位置A与将低电压二极管置于位置B的效果。

△ 图8 交流耦合超高速数据线的测试接口，从左到右依次为:连接器(未显示)、位置A的ESD保护元件位置、下拉电阻、交流耦合电容、位置B的ESD保护元件位置、IC替代电路(电阻加二极管)

△ 图9 额定电压为1 V的ESD保护二极管(1-4)的TLP曲线比较(A)和峰值钳位电压比较(B)

四个额定电压为1 V的不同ESD保护器件(1-4)放置在位置B处，两个额定电压为18-24 V的ESD保护器件(5-6)放置在位置A处。图9为测试结果。虚线表示IC ESD保护模型的曲线。

△ 图10 收发器IC所经受的TLP电流(A)和峰值电压(B)

器件5或许可以保护在器件触发前能承受超过4 A TLP电流的收发器，但图6和图7中所示的IC则无法承受这种类型的脉冲。无论何种情况，与位置A相比，位置B处的所有四个保护器件对IC施加的总体瞬变电流应力都要低得多。

这些结果表明，在位置B处使用低电压保护二极管可实现更出色的系统级ESD保护，因为保护器件在流经IC的瞬变电流较低时便开始对收发器实施保护。

交流耦合电容能否防范短路？

简而言之，交流耦合电容不能有效防范VBUS与超高速数据线之间发生短路带来的风险。详细研究发现，在发生（或解除）短路时，瞬变电流能够穿过交流耦合电容，使IC暴露于微秒级的浪涌脉冲之下。为开展评估4，使用了一块测试板，上面配备了如上述ESD测试中所描述的IC等效电路。

△ 图11 (A)使用超高速线路元件和测试点的测试PCB。(B)在位置A处设有高压ESD或没有ESD保护的测量设置

短路是通过一个驱动MOSFET的信号发生器来引发的，其上升持续时间约为50 ns（图12）。

△ 图12 短路驱动电路

如图13所示，施加此类短路会产生不同的波形。输入端(U_input)信号上升至20 V，上升时间为数十纳秒，而交流耦合电容 (U_ck)上的压降上升时间则取决于电容值，符合预期。IC替代电路(U_IC)上的压降持续时间同样取决于电容值，两者共同产生了一个持续时间约为1 ?s的浪涌脉冲。

△ 图13 施加在带有220 nF或330 nF电容的交流耦合超高速线路上的20 V短路电压波形

图14显示了当超高速收发器IC在ESD保护二极管的保护下，受到此类短路影响时流入IC的电流随时间的变化。

△ 图14 对交流耦合电容施加20 V短路时，通过超高速IC替代电路的浪涌电流

结论

研究显示，超高速USB接口中使用的交流耦合电容的ESD鲁棒性超过了IEC61000-4-2 4级标准接触放电的要求，表明它们不太会成为系统级保护中的薄弱环节。相比之下，受保护收发器IC更可能因不理想的ESD保护策略导致的高钳位电压而失效。

对比不同的保护策略发现，在位置A（距离IC较远的位置）放置高压ESD二极管(>20 V)时，会在短路事件中产生较大且持续时间较长的浪涌电流（例如，在20 V VBUS下约为7 A，持续 1 ?s）。即便ESD保护器件本身未受损，但这种级别的应力超过了多数IC能够承受的范围。

而在位置B（即位于交流耦合电容与收发器IC之间）使用低压ESD二极管（约1 V），则能显著降低因VBUS短路至交流耦合数据线所引发的浪涌事件电流的强度和持续时间。在我们的研究中，该方案在ESD和短路事件中均表现出更出色的保护性能。通过加入一个小的串联电阻，可以进一步降低瞬变电流，但需考虑其对射频性能的潜在影响。

这种放置方式虽与传统做法相冲突（传统做法是通过增加IC与ESD器件的间距，利用走线寄生电感实现保护），但优势显著，在位置B采用低压器件的好处，远胜于位置A使用高压保护器件时，依靠较长走线所带来的传统优势。

我们建议，在可能发生VBUS短路的系统中，应优先在位置B使用低压ESD二极管，以实现更可靠的保护。

随着USB供电EPR支持高达48 V的VBUS电压，确保有效的低压保护变得愈发重要。

本文作者

Steffen Holland，Nils Duchow，Stefan Seider

Nexperia (安世半导体)

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