【行业资讯】长电科技Chiplet系列工艺实现量产

来源:《半导体芯科技》杂志

长电科技宣布，公司XDFOI?Chiplet高密度多维异构集成系列工艺已按计划进入稳定量产阶段，同步实现国际客户4nm节点多芯片系统集成封装产品出货，最大封装体面积约为1500mm?的系统级封装。

随着近年来高性能计算、人工智能、5G、汽车、云端等应用的蓬勃发展，要求芯片成品制造工艺持续革新以弥补摩尔定律的放缓，先进封装技术变得越来越重要。应市场发展之需，长电科技于2021年7月正式推出面向Chiplet（小芯片）的高密度多维异构集成技术平台XDFOI?，利用协同设计理念实现了芯片成品集成与测试一体化，涵盖2D、2.5D、3D Chiplet集成技术。

经过持续研发与客户产品验证，长电科技XDFOI?不断取得突破，可有效解决后摩尔时代客户芯片成品制造的痛点，通过小芯片异构集成技术，在有机重布线堆叠中介层（RDL Stack Interposer，RSI）上，放置一颗或多颗逻辑芯片（CPU/GPU等），以及I/O Chiplet和/或高带宽内存芯片（HBM）等，形成一颗高集成度的异构封装体。一方面可将高密度fcBGA基板进行“瘦身”，将部分布线层转移至有机重布线堆叠中介层基板上，利用有机重布线堆叠中介层最小线宽线距2μm及多层再布线的优势，缩小芯片互连间距，实现更加高效、更为灵活的系统集成；

另一方面，也可将部分SoC上互连转移到有机重布线堆叠中介层，从而得以实现以Chiplet为基础的架构创新，而最终达到性能和成本的双重优势。

目前，长电科技XDFOI ?技术可将有机重布线堆叠中介层厚度控制在50μm以内，微凸点（?Bump）中心距为40μm，实现在更薄和更小单位面积内进行高密度的各种工艺集成，达到更高的集成度、更强的模块功能和更小的封装尺寸。同时，还可以在封装体背面进行金属沉积，在有效提高散热效率的同时，根据设计需要增强封装的电磁屏蔽能力，提升芯片成品良率。

长电科技充分发挥XDFOI ? Chiplet高密度多维异构集成系列工艺的技术优势，已在高性能计算、人工智能、5G、汽车电子等领域应用，向客户提供了外型更轻薄、数据传输速率更快、功率损耗更小的芯片成品制造解决方案，满足日益增长的终端市场需求。

苏州会议

雅时国际(ACT International)将于2023年5月,在苏州组织举办主题为“2023-半导体先进技术创新发展和机遇大会”。会议包括两个专题：半导体制造与封装、化合物半导体先进技术及应用。分别以“CHIP China晶芯研讨会”和“化合物半导体先进技术及应用大会”两场论坛的形式同时进行。详情点击链接查看：https://w.lwc.cn/s/7jmaMn

审核编辑黄宇