FOPLP工艺面临的挑战

来源：芯片封装综述

FOPLP 技术目前仍面临诸多挑战，包括：芯片偏移、面板翘曲、RDL工艺能力、配套设备和材料、市场应用等方面。

（1）Die 偏移

在尺寸规格方面，方形面板的尺寸一直在增加。目前，方形板的尺寸包括300x300mm、510mmx415mm、515mmx510mm、600mmx600mm、615x625mm、620mmx750mm、700mmx700mm、800x600mm、800x800mm。虽然大尺寸方形面板的成本较低，但更大的尺寸也更容易导致面板翘曲，从而影响精度和芯片偏移，导致良率降低。在molding过程中产生的芯片偏移给RDL分布带来了非常严重的问题。molding过程中芯片位移形成的结构如下图所示。

处于流动状态的EMC会从各个方向对粘贴在面板上的芯片产生冲击力。这些集中在芯片上的冲击力大小不相等，从而引发芯片偏移，进而导致需要对覆盖在EMC层表面的RDL层进行重新布局。同时，在molding过程中，每个芯片都会产生不同的位移，这又使得每个芯片都需要特定的初始RDL层分布，以满足其电气要求。在模型构建过程中，理想的芯片分布情况如下图所示，每个芯片都仍附着在面板上，并由EMC以非常有序的方式封装，且芯片1至芯片4均未出现芯片位移。

芯片偏移的模型如下图所示，芯片1至芯片4均因molding过程中EMC流动的冲击力而产生了不同程度的位移。芯片1在水平方向上发生了右转位移，芯片2在垂直方向上发生了上移位移，芯片3则发生了顺时针旋转位移。相比之下，芯片4具有由水平方向位移、垂直方向位移和旋转组成的模块化芯片偏移。换言之，嵌入EMC层中的芯片在建模过程中具有不同的芯片偏移。

在molding过程中由于各种芯片偏移而导致的RDL层覆盖在EMC层上时，分布情况异常复杂。为了解决这一棘手问题，引入了自动光学检查(AOI)流程，以判断在各种芯片偏移的情况下每个焊盘的确切位置，然后根据AOI结果创建新的RDL lay-out。随后，根据新的第一RDL层lay-out形成完整的RDL层。如下图所示，在没有任何芯片偏移的情况下，每个焊盘周围的第一RDL层分布完全相同，且每个焊盘的第一RDL层分布的端点位置是固定的。

虽然基于建模过程中产生的各种芯片偏移，但引入AOI流程和新的第一RDL层lay-out后，可以覆盖嵌入EMC层中各种芯片偏移情况的每个pad。如下图所示，若不进行pad位移校正，每个pad周围的第一RDL层分布将是不同的，且每个pad的第一RDL层分布的端点将是随机的。

如下图所示，经过pad位移校正后，每个pad周围的第一RDL层分布虽然各不相同，但每个pad与第一RDL层分配的端点也是固定的。

与理想模型相比，上图所示的每个pad的首个RDL层分布的端点并未改变，从而能够确保后续的钝化层图案化以及RDL层分布可按照最初设计保持不变。

（2）面板翘曲

在FOWLP封装过程中，由于热应力和机械应力的累积，会导致重构晶圆翘曲，这会影响后续掩模板光刻工艺的加工精度，并限制布线层密度的提升。而对于FOPLP技术，随着面板尺寸的增大，面板翘曲问题变得更为显著，因此在需要极高平整度的工艺阶段，如物理气相沉积(PVD)和光刻阶段，可能会被迫中断封装流程。翘曲产生的应力很容易集中在中间层或焊点处，导致焊球开裂脱落、中间层分层等问题。在FOPLP技术中，面板翘曲的主要原因被广泛认为是EMC固化过程中由不同材料的热膨胀系数(CTE)不匹配导致。此外，还发现了许多其他因素也可能影响面板翘曲，这些因素包括硅的各向异性、EMC的粘弹性和松弛效应、重力、固化后的工艺环境，特别是在温度急剧变化的工艺环境中，如植球等。 面板尺寸越大，产生的翘曲变形就越显著。在FOPLP封装中，面板翘曲已成为限制其发展的重要问题。为了尽可能减小面板翘曲带来的影响，在每一个加热工序后都引入了个平整化处理步骤（也称翘曲矫正、翘曲整平）。

（3）RDL工艺能力

就FOPLP技术的RDL工艺而言，线宽和线距目前已达到10μm/10μm，也有制造商采用5μm到2μm不等的工艺。未来趋势是朝着与晶圆级封装相同的工艺能力发展，甚至可能突破面板级封装的物理限制，达到1μm。如果我们真的能够实现5μm/5μm线宽/线距的量产，该技术将足以扩展到更多需要高性能、散热和效率的高端应用中，尤其是涉及有源和无源器件的多芯片和异构异质集成。为了在FOPLP中获得更高的分辨率，高密度RDL(线宽/线距小于5μm)仍需要克服未来的技术挑战。例如在FOPLP技术过程中，如何在大面积面板上实现均匀的蚀刻速率和大面积的电镀均匀性，使线宽/线距从20μm/20μm逐步降至15μm/15μm，进而达到10μm/10μm，仍是一个巨大的挑战。