CMOS超大规模集成电路制造工艺流程的基础知识-电子发烧友网

本节将介绍 CMOS 超大规模集成电路制造工艺流程的基础知识，重点将放在工艺流程的概要和不同工艺步骤对器件及电路性能的影响上。图3.1显示了一个典型的现代CMOS逻辑芯片（以65nm 节点例）的结构，包括CMOS晶体管和多层互联口。典型的衬底是P型硅或绝缘体上硅（SOI），直径 200mm（8"）或300mm（12"）。局部放大图显示出了CMOS晶体管的多晶硅和硅化物栅层叠等细节，由多层铜互连，最上面两层金属较厚，通常被用于制造无源器件（电感或电容），顶层的铝层用于制造封装用的键合焊盘。

现代 CMOS晶体管的主要特征如图3.2所示。在90nm CMOS 节点上，CMOS 晶体管的特征包括钴-多晶硅化物或镍-多晶硅化物多晶栅层叠、氮化硅栅介质、多层（ONO）隔离、浅源/漏（SD）扩展结和镍硅化物 SD 深结。内部核心逻辑电路的晶体管典型操作电压（1~1.3V），其沟道长度更短（50~70nm），栅介质更薄（25~30A），SD 扩展结更浅（200～300A）。IO电路的晶体管（即是连接芯片外围电路的接口）的典型操作电压是1.8V、2.5V或3.3V，相应的其沟道更长（100～200nm），栅介质更厚（40~70A），SD 扩展结更深（300～500A）。核心逻辑电路较小的操作电压是为了最大限度减小操作功耗。在65nm 及45nmCMOS 节点，另一个特点是采用了沟道工程，通过沿晶体管沟道方向施加应力来增强迁移率（例如张应力对 NMOS中电子的作用利应力对 PMOS 中空穴的作用）。未来 CMOS在32nm 及以下的节点还会有新的特点，例如新的高k介质和金属栅层叠, SiGe SD (对于 PMOS），双应变底板，非平面沟道（FinFET）等。

现代 CMOS逻辑工艺流程的顺序如图3.3所示，工艺参数对应于90nm 节点。CMOS逻辑超大规模集成电路的制造通常是在P 型硅或绝缘体上硅（SOI）上，直径 200mm（8"）或 300mm（12"）。工艺首先形成浅槽隔离（STI），然后形成 n-阱区域（对于 PMOS晶体管）和p-阱区域（对于 NMOS 晶体管）并分别对阱区域进行选择性注入掺杂。然后为 NMOS 和PMOS晶体管生长栅氧，接下来形成多晶栅层叠。多晶栅层叠图形化以后形成再氧化，补偿和主隔离结构，接着完成 NMOS和 PMOS 的LDD 和源/漏注入掺杂。在这之后，沉积一层介质层，通过图形化，刻蚀和钨塞（W-plug）填充形成接触孔。至此，NMOS 和 PMOS 晶体管已经形成了，这些工艺步骤通常被称为前端制程（FEOL）。然后通过单镶嵌技术形成第一层铜（M1），其他的互连通过双镶嵌技术实现。后端制程（BEOL）通过重复双镶嵌技术实现多层互连。