Versal 600G DCMAC Subsystem LogiCORE IP产品指南

AMD 自适应计算文档按一组标准设计进程进行组织，以便帮助您查找当前开发任务相关的内容。您可以在设计中心页面上访问 AMD Versal 自适应 SoC 设计进程。您还可以使用设计流程助手来更深入了解设计流程，并找到特定于预期设计需求的内容。本文档涵盖了以下设计进程：

硬件、IP 和平台开发：为硬件平台创建 PL IP 块、创建 PL 内核、功能仿真以及评估 AMD Vivado 时序收敛、资源使用情况和功耗收敛。还涉及为系统集成开发硬件平台。本文档中适用于此设计进程的主题包括：

端口描述

寄存器空间

时钟设置

复位

该AMD Adaptive SoC 600G Channelized Multirate Ethernet Subsystem（ DCMAC Subsystem ）属于高性能、自适应、以太网集成硬核 IP，适用于多种客户联网应用。此块可配置为最多 6 个端口，这些端口含独立 MAC 和 PHY 功能，符合 IEEE 标准 MAC 速率（从 100GE 到 400GE ），并且总体最大带宽达 600 Gb/s。此 IP 支持各种 FEC 和《 IEEE 1588 网络测量和控制系统的精密时钟同步协议标准》（ IEEE 1588 ）硬件时间戳。此外，此 IP 还可配置为提供 600 Gb/s 的 MAC 处理能力，适用于最多 40 条用户定义带宽的通道。

功能特性

支持 1 x 400GE、3 x 200GE、6 x 100GE 或者 100 Gb/s、200 Gb/s 与 400 Gb/s 组合（总计最高 600 Gb/s ）

用户侧分段式 AXI4-Stream 接口，AXI4-Stream 时钟频率为 390.625 MHz

40 通道 Time-Sliced MAC，支持 600 Gb/s 运行

适用于时间分片式（ time?sliced ）应用的通道化选项

支持最多 40 条通道

用户定义的带宽分配粒度

80 位、160 位或 320 位接口，连接至串行收发器

《 IEEE 1588 网络测量和控制系统的精密时钟同步协议标准》（ IEEE 1588 ）：在入口和出口处添加完整位宽的单步和双步硬件时间戳

暂停帧处理，包括基于优先级的流量控制

可选内置 RS?FEC 功能

子系统概述

本文档描述了 AMD Versal Adaptive SoC 600G Channelized Multirate Ethernet Subsystem（ DCMAC Subsystem ）的功能和操作，包括如何设计、定制和实现 DCMAC Subsystem。

DCMAC Subsystem 能处理 Ethernet MAC、PCS 和 FEC 的所有协议相关功能，包括握手、同步和检错。它还提供分段式 AXI4-Stream 接口用于处理包数据，并提供 AXI4-Lite 接口用于统计数据和管理。

该子系统可以提供最多 6 个独立以太网端口，专为在多种不同应用内灵活使用而设计。为降低时延，数据路径仅执行必要操作所需的流水打拍，不执行任何其他缓冲操作。接收数据以直通方式直接传递到用户接口，以便灵活实现任何所需的缓冲方案。同样，发射路径包含提供可靠的直通传递操作所需的最低限度流水打拍和缓冲功能。

DCMAC Subsystem 可配置为包含前向纠错（ FEC ）。该子系统还提供一个 40 通道 600 Gb/s Time?Sliced MAC，它具有灵活的、用户定义的带宽分配粒度。

该子系统可配置为按如下模式来访问 40 通道 MAC，即，支持用户逻辑在一侧使用通道化分段式 AXI4-Stream 接口，并在另一侧使用通道化 MAC 接口（ MAC I/F ）。在此工作模式下，该子系统还可通过在一侧使用灵活接口（ FLEX I/F ），在另一侧使用 SerDes 接口，提供用于访问 PCS 和/或 FEC 的用户逻辑。

下表列出了硬核 IP 数据速率、FEC 类型和配置。如需了解有关 AMD Vivado 相关 AMD LogiCORE 所启用的配置的信息，请参阅表 69：Vivado IDE 中 DCMAC IP 支持的配置。

1. 宽 AXI?S 表示分段式 AXI4-Stream 接口宽度翻倍，它对所有器件速度等级（包括 -1LP，仅在 100GE 工作模式下支持）都使用时钟降频。

2. 宽 FLEX I/F 将灵活接口宽度增大 25%，并且对于所有器件速度等级（包括 -1LP ）都使用时钟降频。

3. 较快的器件支持超频速率，较慢的器件支持标准速率（仅在 100GE 和 128GFC 工作模式下支持）。

4. 仅在较快的器件中受支持。