无结场效应晶体管详解

当代所有的集成电路芯片都是由PN结或肖特基势垒结所构成：双极结型晶体管（BJT）包含两个背靠背的PN 结，MOSFET也是如此。结型场效应晶体管（JFET） 垂直于沟道方向有一个 PN结，隧道穿透场效应晶体管（TFET）沿沟道方向有一个 PN结，金属-半导体场效应晶体管（MESFET）或高电子迁移率晶体管（HEMT）垂直于沟道方向含有一个栅电极肖特基势垒结。

常规的MOS晶体管由源区、沟道和漏区以及位于沟道上方、栅电极下方的栅氧化层所组成。从源区至沟道和漏区由两个背靠背的PN 结组成，沟道的掺杂类型与其漏极与源极相反。当一个足够大的电位差施于栅极与源极之间时，电场会在栅氧化层下方的半导体表面感应少子电荷，形成反型沟道，这时沟道的导电类型与其漏极与源极相同。沟道形成后，MOSFET 即可让电流通过，而依据施于栅极的电压值不同，可由沟道流过的电流大小亦会受其控制而改变，器件工作于反型模式（IM）。由于栅氧化层与半导体沟道界面的不完整性，载流子受到散射，导致迁移率下降及可靠性降低。进一步地，伴随 MOS 器件特征尺寸持续不断地按比例缩小，基于PN结的 MOS 场效应晶体管结构弊端也越来越明显。通常需要将一个掺杂浓度为1×1018cm-3的N 型半导体在几纳米范围内转变为浓度为1×1018cm-3的P型半导体，采用这样超陡峭掺杂浓度梯度是为了避免源漏穿通造成漏电，而这样设计的器件将严重限制器件工艺的热预算。由于掺杂原子的统计分布以及在一定温度下掺杂原子易于扩散的自然属性，在纳米尺度范围内制作这样超陡峭的PN结会变得非常困难，结果造成晶体管阈值电压下降，漏电严重，甚至无法关闭。而金属-半导体场效应晶体管或高电子迁移率晶体管，则会出现热稳定性较差、肖特基结栅电极漏电流较大、逻辑摆幅较小、抗噪声能力较弱等问题，这成为未来半导体制造业一道难以逾越的障碍。

为克服由PN结或肖特基结所构成器件在纳米尺度所面临的难以逾越的障碍，2005年，中芯国际的肖德元等人首次提出一种圆柱体全包围栅无结场效应晶体管（Gate-All-Around-Cylindrical Junctionless Field Effect Transistor, GAAC JLT）及其制作方法，它属于多数载流子导电器件。2009年首次发表该器件基于沟道全耗尽的紧凑型模型并推导出该器件的电流-电压方程表达式。器件模型与 Synopsys Sentaurus 三维器件仿真结果较为吻合。与传统的MOSFET 不同，无结场效应晶体管（JLT）由源区、沟道、漏区、栅氧化层及栅极组成，从源区至沟道和漏区，其杂质掺杂类型相同，没有PN 结，属于多数载流子导电的器件。图1.14描绘了这种简化了的圆柱体全包围栅无结场效应晶体管器件结构透视图和沿沟道及垂直于沟道方向的器件削面示意图。在SOI 衬底上晶体管有一个圆筒体的单品硅沟道，它与器件的源漏区掺杂类型相同（在图中为 P型）。绝缘体栅介质将整个圆柱体沟道包裹起来，在其上面又包裹金属栅。导电沟道与金属栅之间被绝缘体介质隔离，沟道内的多数载流子（空穴）在圆柱体沟道体内而非表面由源极达到漏极。通过栅极偏置电压使器件沟道内的多数载流子累积或耗尽，可以调制沟道电导进而控制沟道电流。当栅极偏置电压大到将圆柱体沟道靠近漏极某一截面处的空穴完全耗尽掉，在这种情况下，器件沟道电阻变成准无限大，器件处于关闭状态。由于栅极偏置电压可以从360°方向将圆柱体沟道空穴由表及里将其耗尽，这样大大增强了栅极对圆柱体沟道的控制能力，还有效地降低了器件的阈值电压。由于避开了不完整的栅氧化层与半导体沟道界面，载流子受到界面散射影响有限，提高了载流子迁移率。此外，无结场效应晶体管属于多数载流子导电器件，沿沟道方向，靠近漏极的电场强度比常规反型沟道的MOS 晶体管要来得低，因此，器件的性能及可靠性得以大大提高。