AD9174双路、16位、12.6 GSPS RF DAC和直接数字频率合成器技术手册

概述
AD9174是一款高性能、双通道、16位数模转换器(DAC)，支持高达12.6 GSPS的DAC采样速率。该器件具有8通道、15.4 Gbps JESD204B数据输入端口、高性能片内DAC时钟倍频器和数字信号处理功能，适合单频段和多频段直接至射频(RF)无线应用。
数据表：*附件：AD9174双路、16位、12.6 GSPS RF DAC和直接数字频率合成器技术手册.pdf

AD9174的每个RF DAC数据路径具有三个复数数据输入通道。每个输入通道完全可旁路。每个数据输入通道（或通道选择器）包括可配置增益级、插值滤波器和通道数控振荡器(NCO)，方便灵活的多频段频率规划。AD9174支持高达3.08 GSPS复数（同相/正交(I/Q)）或高达6.16 GSPS非复数（实数）的输入数据速率，能够将多个复数输入数据流分配至指定通道进行单独处理。每组三个通道选择器增加到各自的主数据路径中，以便在需要时进行额外处理。每个主数据路径包括一个插值滤波器和一个位于RF DAC内核之前的48位主NCO。通过使用调制器开关，主数据路径输出可单独连接到DAC0以便用作单一DAC，或连接到DAC0和DAC1以便用作双通道、中频DAC (IF DAC)。

AD9174还支持超宽数据速率模式，以便旁路通道选择器和主数据路径，从而作为单通道16位DAC提供高达6.16 GSPS的数据速率，或作为双通道16位DAC提供高达3.08 GSPS的数据速率，或作为双通道12位置DAC提供高达4.1 GSPS的数据速率。

此外，AD9174中的主要NCO模块包含一组31个32位NCO，每个都有独立的相位累加器。此组与用于NCO编程的80 MHz串行外设接口(SPI)相结合，可实现相位相干快速跳频(FFH)，适合在工作期间连续调整NCO频率的应用。

AD9174采用144引脚BGA_ED封装。

应用

• 无线通信基础设施
  • 多频段基站无线电
  • 微波/E频段回程系统
• 仪器仪表、自动测试设备(ATE)
• 雷达和干扰发射器

特性

• 支持多频段无线应用
  • 每个 RF DAC 具有 3 个可旁路复用数据输入通道
  • 每个输入通道的最大复用输入数据速率
    达 3.08 GSPS
  • 每个输入通道具有 1 个独立的 NCO
• 专用的低杂散和失真设计
  • 双信号音 IMD3 = 1.84 GHz 时为 ?83 dBc，?7 dBFS/音调 RF 输出
  • 1.84 GHz 时 SFDR
• 灵活的 8 线、15.4 Gbps JESD204B 接口
  • 支持单频段和多频段使用案例
  • 支持 12 位高密度模式，用于增加的数据吞吐量
• 多芯片同步
  • 支持 JESD204B 子类 1
• 可选择内插滤波器，适用于全套输入数据速率
  • 1×、2×、3×、4×、6× 和 8× 可配置数据通道插值
  • 1×、2×、4×、6×、8× 和 12× 可配置最终插值
• 最终的 48 位 NCO，以 DAC 速率运行，可支持高达 6 GHz 的频率合成
• 发射使能功能可实现额外省电和下游电路保护
• 高性能、低噪声 PLL 时钟倍频器
  • 支持 12.6 GSPS DAC 更新率
  • 具有可选分频比的观察 ADC 时钟驱动器
• 低功耗
  • 2.54 W，12 GSPS 时为 2 DAC，10 mm × 10 mm 上的 DAC PLL，具有金属增强隔热盖的 144 球 BGA_ED 封装，间距为 0.80 mm

框图

引脚配置和功能描述

典型性能特征

模拟接口

数模转换器（DAC）输入时钟配置

AD9174的数模转换器采样时钟或设备时钟（DACCLK）可以通过CLKIN±引脚（引脚H12和J12）直接接收，也可以通过集成在芯片上的锁相环/压控振荡器（PLL/VCO）产生，该PLL/VCO由同一CLKIN±差分输入引脚提供的参考时钟驱动。DACCLK为AD9174内的所有时钟域提供参考。

AD9174使用一个低抖动差分时钟接收器，能够直接连接到差分或单端时钟源。由于输入是自偏置的，标称阻抗为100Ω，建议时钟源通过CLKIN±引脚交流耦合。通过更高的时钟输入电平（更大的摆幅）可以改善相位噪声性能，但要在推荐的最大限制范围内。因为DACCLK是模拟内核（DACx）内数据的采样时钟，所以AD9174模拟输入引脚上信号的质量直接影响DAC的模拟性能。选择一个具有与目标应用要求相符的相位噪声和杂散特性的时钟源至关重要。一般来说，使用PLL/VCO或其他时钟倍频器（内部或外部）对DAC进行操作，也会使相位噪声成倍增加。要获得最佳的相位噪声性能，通常是使用外部时钟以所需的DAC时钟速率运行，并绕过PLL/VCO。

在低相位噪声不是关键要求的情况下，PLL/VCO为AD9174提供了一种便捷的方式，使其能够在高达12.4 GHz的DAC时钟速率下运行，而无需复杂的多千兆赫兹时钟解决方案。PLL参考频率（通常在CLKIN±处）的量级可以比所需的DACCLK速率低几个数量级。PLL为下游的VCO生成一个控制电压，实际上是将参考时钟倍频到所需的DACCLK频率。

图88展示了AD9174由直接时钟驱动时的典型相位噪声性能（默认启用校正），并与片上PLL/VCO产生的相位噪声进行了对比。