0
  • 聊天消息
  • 系统消息
  • 评论与回复
登录后你可以
  • 下载海量资料
  • 学习在线课程
  • 观看技术视频
  • 写文章/发帖/加入社区
会员中心
创作中心

完善资料让更多小伙伴认识你,还能领取20积分哦,立即完善>

3天内不再提示

关于AXI4-Stream协议总结分享

FPGA之家 ? 来源:FPGA之家 ? 作者:FPGA之家 ? 2022-06-23 10:08 ? 次阅读
加入交流群
微信小助手二维码

扫码添加小助手

加入工程师交流群


AXI4-Stream去掉了地址项,允许无限制的数据突发传输规模;

fc6639f6-f290-11ec-ba43-dac502259ad0.png

二、握手机

只有当VALID和READY同时为高时,才能进行传输。

VALID和READY信号的先后顺序有一下三种形式:

fc785b22-f290-11ec-ba43-dac502259ad0.jpg

2.1VALID早于READY信号

fc81211c-f290-11ec-ba43-dac502259ad0.jpg

2.2READY信号早于VALID信号

fc8aa034-f290-11ec-ba43-dac502259ad0.jpg

2.3 VALID信号与READY信号同时

三、基本事务

AXI4-Stream跟AXI4的区别就是AXI4-Stream去除了地址线,这样就不涉及读写数据的概念了,只有简单的发送与接收说法,减少了延时。由于AXI4-Stream协议(amba4_axi4_stream_v1_0_protocol_spec.pdf)没有时序图,因此,我使用XILINX公司的产品指导手册(pg007_srio_gen2_v3_1.pdf)里的一个时序图来演示AXI4-Stream各个信号的关系。如下图所示:

fc970ec8-f290-11ec-ba43-dac502259ad0.jpg

上图中,tready信号一直处于高电平,表示从设备做好了接收数据准备。tvalid变为高电平的同时,tdata、tkeep、tuser也同时进行发送。在tdata最后一个字节数据时,tlast发送一个高电平脉冲。数据发送完成后,tvalid变为低电平。这样一次传输就完成了。

审核编辑 :李倩

声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉
  • 信号
    +关注

    关注

    11

    文章

    2856

    浏览量

    78456
  • Stream
    +关注

    关注

    0

    文章

    21

    浏览量

    8139

原文标题:AXI4-Stream协议总结

文章出处:【微信号:zhuyandz,微信公众号:FPGA之家】欢迎添加关注!文章转载请注明出处。

收藏 人收藏
加入交流群
微信小助手二维码

扫码添加小助手

加入工程师交流群

    评论

    相关推荐
    热点推荐

    关于AXI Lite无法正常握手的问题

    关于AXI Lite的问题 为什么我写的AXI Lite在使用AXI Lite Slave IP的时候可以正常握手,但是在使用AXI Lit
    发表于 07-16 18:50

    相关协议信号总结

    电子发烧友网站提供《相关协议信号总结.xlsx》资料免费下载
    发表于 06-25 15:34 ?5次下载

    RDMA简介8之AXI分析

    AXI4 总线是第四代 AXI 总线,其定义了三种总线接口,分别为:AXI4AXI4-Lite 和 AXI4-Stream接口。其中
    的头像 发表于 06-24 23:22 ?192次阅读
    RDMA简介8之<b class='flag-5'>AXI</b>分析

    RDMA简介9之AXI 总线协议分析2

    ? 这里以功能完备的 AXI4 接口举例说明 AXI4 总线的相关特点。AXI4 总线采用读写通道分离且数据通道与控制通道分离的方式,这样的总线通道使其具有多主多从的连接特性和并行处理的能力,能够
    发表于 06-24 18:02

    RDMA简介8之AXI 总线协议分析1

    ,分别为:AXI4AXI4-Lite 和 AXI4-Stream接口。其中 AXI4 也称为 AXI4-Full 是一种基于地址的高性能传
    发表于 06-24 18:00

    NVMe IP之AXI4总线分析

    传输和乱序传输等,并且数据位宽也受到限制。由于不需要支持大多数高性能功能,AXI4-Lite所需的资源也较少。 AXI4-Stream:主要用于高速数据流数据传输。相比于其他总线协议
    发表于 06-02 23:05

    NVMe简介之AXI总线

    NVMe需要用AXI总线进行高速传输。而AXI总线是ARM公司提出的AMBA(Advanced Microcontroller Bus Architecture)协议中的重要组成部分,主要面向高性能、高带宽、低延时的片内互连需求
    的头像 发表于 05-21 09:29 ?256次阅读
    NVMe简介之<b class='flag-5'>AXI</b>总线

    NVMe协议简介之AXI总线

    向高速数据流传输的AXI4-Stream接口。如表1所示展示了三种类型接口的主要特点对比。 表1 三种类型AXI4接口对比 AXI4总线具有读写地址、数据通道分离的特性,使控制通道与数据通道分离、读通道
    发表于 05-17 10:27

    AXI协议规范总结

    写数据通道从主设备传输数据到从设备,在写传输时,从设备使用写响应通道通知主设备传输完成。
    的头像 发表于 05-12 09:44 ?2204次阅读
    <b class='flag-5'>AXI</b><b class='flag-5'>协议</b>规范<b class='flag-5'>总结</b>

    高速SSD存储系统中数据缓存控制器整体顶层设计

    数据缓存控制器主要实现了对大量突发数据的缓存、AXI4接口与AXI4-Stream接口之间的转换和NVMe命令的生成等功能。这里主要介绍相关开发流程。
    的头像 发表于 04-14 10:46 ?312次阅读
    高速SSD存储系统中数据缓存控制器整体顶层设计

    一文详解AXI DMA技术

    AXI直接数值存取(Drect Memory Access,DMA)IP核在AXI4内存映射和AXI4流IP接口之间提供高带宽的直接内存访问。DMA可以选择分散收集(Scatter Gather
    的头像 发表于 04-03 09:32 ?1099次阅读
    一文详解<b class='flag-5'>AXI</b> DMA技术

    一文详解Video In to AXI4-Stream IP核

    Video In to AXI4-Stream IP核用于将视频源(带有同步信号的时钟并行视频数据,即同步sync或消隐blank信号或者而后者皆有)转换成AXI4-Stream接口形式,实现了接口转换。该IP还可使用VTC核,VTC在视频输入和视频处理之间起桥梁作用。
    的头像 发表于 04-03 09:28 ?1418次阅读
    一文详解Video In to <b class='flag-5'>AXI4-Stream</b> IP核

    AXI接口FIFO简介

    AXI接口FIFO是从Native接口FIFO派生而来的。AXI内存映射接口提供了三种样式:AXI4AXI3和AXI4-Lite。除了Na
    的头像 发表于 03-17 10:31 ?1158次阅读
    <b class='flag-5'>AXI</b>接口FIFO简介

    国产FPGA SOC 双目视觉处理系统开发实例

    AXI4-Stream总线构建的高速数据通道(峰值带宽可达12.8GB/s),实现ARM与FPGA间的纳秒级(ns)延迟交互,较传统方案提升了3倍的传输效率,极大地提升了系统整体
    的头像 发表于 02-20 08:05 ?1552次阅读
    国产FPGA SOC 双目视觉处理系统开发实例

    AMBA AXI4接口协议概述

    AMBA AXI4(高级可扩展接口 4)是 ARM 推出的第四代 AMBA 接口规范。AMD Vivado Design Suite 2014 和 ISE Design Suite 14 凭借半导体产业首个符合 AXI4 标准的
    的头像 发表于 10-28 10:46 ?835次阅读
    AMBA <b class='flag-5'>AXI4</b>接口<b class='flag-5'>协议</b>概述