0
  • 聊天消息
  • 系统消息
  • 评论与回复
登录后你可以
  • 下载海量资料
  • 学习在线课程
  • 观看技术视频
  • 写文章/发帖/加入社区
会员中心
创作中心

完善资料让更多小伙伴认识你,还能领取20积分哦,立即完善>

3天内不再提示

三星宣布其基于栅极环绕型晶体管架构的3nm工艺技术已经正式流片

旺材芯片 ? 来源:电子工程专辑 ? 作者:Luffy Liu ? 2021-07-02 11:21 ? 次阅读
加入交流群
微信小助手二维码

扫码添加小助手

加入工程师交流群

目前从全球范围来说,也就只有台积电和三星这两家能做到5纳米工艺以下了。6月29日晚间,据外媒报道,三星宣布其基于栅极环绕型 (Gate-all-around,GAA) 晶体管架构的3nm工艺技术已经正式流片(Tape Out)。一直以来,三星与台积电一直在先进工艺上竞争,据介绍,与5nm制造工艺相比,三星的3nm GAA技术的逻辑面积效率提高了35%以上,功耗降低了50%,性能提高了约30%,而且GAA架构性能也优于台积电的3nm FinFET架构。

相较传统 FinFET 沟道仅 3 面被栅极包覆,GAA 若以纳米线沟道设计为例,沟道整个外轮廓都被栅极完全包裹,代表栅极对沟道的控制性更好。

与Synopsys合作完成流片

要完成GAA架构,需要一套不同于台积电和英特尔使用的 FinFET 晶体管结构的设计和认证工具,因此三星与新思科技(Synopsys)合作,采用了Fusion Design Platform的物理设计套件(PDK)。三星早在2019年5月就公布了3nm GAA工艺的物理设计套件标准,并 2020 年通过工艺技术认证,这次双方联合验证了该工艺的设计、生产流程。

流片也是由Synopsys 和三星代工厂合作完成的,旨在加速为 GAA 流程提供高度优化的参考方法。参考设计流程包括一个集成的、支持golden-signoff的 RTL 到 GDSII 设计流程以及golden-signoff产品。设计流程还包括对复杂布局方法和布局规划规则、新布线规则和增加的可变性的支持。

该流程基于单个数据模型并使用通用优化架构,而不是组合点工具,针对的是希望将 3nm GAA 工艺用于高性能计算 (HPC)、5G、移动和高级人工智能AI) 应用中的芯片的客户。三星代工设计技术团队副总裁 Sangyun Kim 表示:“三星代工是推动下一阶段行业创新的核心,我们不断进行基于工艺技术的发展,以满足专业和广泛市场应用不断增长的需求。

三星电子最新的、先进的 3nm GAA 工艺受益于我们与 Synopsys 的合作,Fusion Design Platform 的快速完成也令3nm 工艺的承诺可以达成,这一切都证明了关键联盟的重要性和优点。”三星、Synopsys并没有透露这次验证的3nm GAA芯片的详情,只是表示,GAA 架构改进了静电特性,从而提高了性能并降低了功耗,可满足某些栅极宽度的需求。

这主要表现在同等尺寸结构下,GAA 的沟道控制能力强化,尺寸进一步微缩更有可能性。与完善的电压阈值调谐一起使用,这提供了更多方法来优化功率、性能或面积 (PPA) 的设计。Synopsys 数字设计部总经理 Shankar Krishnamoorthy 表示:“GAA 晶体管结构标志着工艺技术进步的一个关键转折点,这对于保持下一波超大规模创新所需的策略至关重要。”

“我们与三星代工厂的战略合作支持共同交付一流的技术和解决方案,确保这些扩展趋势的延续以及这些为更广泛的半导体行业提供的相关机会。”Synopsys 的Fusion 设计平台包括用于数字设计的 Fusion Compiler、IC Compiler II 布局布线和 Design Compiler RTL 综合、PrimeTime 时序签核、StarRC 提取签核、IC Validator 物理签核和 SiliconSmart 库表征。

3nm GAA工艺流片意味着该工艺量产又近了一步,不过最终的进度依然不好说,三星最早说在2021年就能量产,后来推迟到2022年,但是从现在的情况来看,明年台积电3nm工艺量产时,三星的3nm恐怕还没准备好,依然要晚一些。

三星台积电,切入GAA的时间点不同

3 纳米 GAA 工艺技术有两种架构,就是 3GAAE 和 3GAAP。这是两款以纳米片的结构设计,鳍中有多个横向带状线。这种纳米片设计已被研究机构 IMEC 当作 FinFET 架构后续产品进行大量研究,并由 IBM 与三星和格芯(Globalfoundries)合作发展。三星指出,此技术具高度可制造性,因利用约 90% FinFET 制造技术与设备,只需少量修改的光罩即可。另出色的栅极可控性,比三星原本 FinFET 技术高 31%,且纳米片信道宽度可直接图像化改变,设计更有灵活性。

对台积电而言,GAAFET(Gate-all-around FETs)仍是未来发展路线。N3 技术节点,尤其可能是 N2 节点使用 GAA 架构。目前正进行先进材料和晶体管结构的先导研究模式,另先进 CMOS 研究,台积电 3 纳米和 2 纳米 CMOS 节点顺利进行中。

台积电还加强先导性研发工作,重点放在 2 纳米以外节点,以及 3D 晶体管、新内存、low-R interconnect 等领域,有望为许多技术平台奠定生产基础。台积电正在扩大 Fab 12 的研发能力,目前 Fab 12 正在研究开发 N3、N2 甚至更高阶工艺节点。

作者:Luffy Liu 来源:电子工程专辑

编辑:jq

声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉
  • IC
    IC
    +关注

    关注

    36

    文章

    6137

    浏览量

    180016
  • 三星电子
    +关注

    关注

    34

    文章

    15889

    浏览量

    182456
  • 台积电
    +关注

    关注

    44

    文章

    5760

    浏览量

    170189
  • 栅极
    +关注

    关注

    1

    文章

    185

    浏览量

    21400
  • 5nm
    5nm
    +关注

    关注

    1

    文章

    342

    浏览量

    26400

原文标题:聚焦 | 三星3nm GAA芯片流片成功,性能优于台积电的3nm FinFET?

文章出处:【微信号:wc_ysj,微信公众号:旺材芯片】欢迎添加关注!文章转载请注明出处。

收藏 人收藏
加入交流群
微信小助手二维码

扫码添加小助手

加入工程师交流群

    评论

    相关推荐
    热点推荐

    下一代高速芯片晶体管解制造问题解决了!

    的过渡步骤。 不过2017 年提出的叉设计初始版本似乎过于复杂,无法以可接受的成本和良率进行制造。现在,Imec 推出了叉片晶体管设计的改进版本,该设计有望更易于制造,同时仍能为下一代工艺
    发表于 06-20 10:40

    薄膜晶体管技术架构与主流工艺路线

    导语薄膜晶体管(TFT)作为平板显示技术的核心驱动元件,通过材料创新与工艺优化,实现了从传统非晶硅向氧化物半导体、柔性电子的技术跨越。本文将聚焦于薄膜
    的头像 发表于 05-27 09:51 ?869次阅读
    薄膜<b class='flag-5'>晶体管</b><b class='flag-5'>技术</b><b class='flag-5'>架构</b>与主流<b class='flag-5'>工艺</b>路线

    三星在4nm逻辑芯片上实现40%以上的测试良率

    较为激进的技术路线,以挽回局面。 4 月 18 日消息,据韩媒《ChosunBiz》当地时间 16 日报道,三星电子在其 4nm 制程 HBM4 内存逻辑芯片的初步测试生产中取得了40% 的良率,这高于
    发表于 04-18 10:52

    BiCMOS工艺技术解析

    一、技术定义与核心特性 BiCMOS(Bipolar-CMOS)?是一种将?双极晶体管(BJT)?与?CMOS晶体管?集成在同一芯片上的混合工艺技
    的头像 发表于 04-17 14:13 ?687次阅读

    多值电场电压选择晶体管结构

    多值电场电压选择晶体管结构 为满足多进制逻辑运算的需要,设计了一款多值电场电压选择晶体管。控制二进制电路通断需要二进制逻辑门电路,实际上是对电压的一种选择,而传统二进制逻辑门电路通
    发表于 04-15 10:24

    晶体管电路设计(下)

    晶体管,FET和IC,FET放大电路的工作原理,源极接地放大电路的设计,源极跟随器电路设计,FET低频功率放大器的设计与制作,栅极接地放大电路的设计,电流反馈OP放大器的设计与制作,进晶体管
    发表于 04-14 17:24

    千亿美元打水漂,传三星取消1.4nm晶圆代工工艺

    次公开了?SF1.4(1.4nm?级别)工艺,原预计?2027?年实现量产。按照三星当时的说法,SF1.4?将纳米的数量从?3?个增加到?
    的头像 发表于 03-23 11:17 ?1437次阅读

    千亿美元打水漂,传三星取消1.4nm晶圆代工工艺?

    次公开了 SF1.4(1.4nm 级别)工艺,原预计 2027 年实现量产。按照三星当时的说法,SF1.4 将纳米的数量从 3 个增加到
    的头像 发表于 03-22 00:02 ?1982次阅读

    晶体管栅极结构形成

    栅极(Gate)是晶体管的核心控制结构,位于源极(Source)和漏极(Drain)之间。功能类似于“开关”,通过施加电压控制源漏极之间的电流通断。例如,在MOS中,
    的头像 发表于 03-12 17:33 ?1408次阅读
    <b class='flag-5'>晶体管</b><b class='flag-5'>栅极</b>结构形成

    互补场效应晶体管的结构和作用

    , Gate-all-Around)全环绕栅极晶体管(GAAFET)等先进结构,在减少漏电、降低功耗方面虽然取得了显著成就,但进一步微缩的挑战日益显现。为了延续摩尔定律的发展趋势,并满足未来高性能计算的需求,业界正积极研发下一代
    的头像 发表于 01-24 10:03 ?3270次阅读
    互补场效应<b class='flag-5'>晶体管</b>的结构和作用

    台积电产能爆棚:3nm与5nm工艺供不应求

    台积电近期成为了高性能芯片代工领域的明星企业,产能被各大科技巨头疯抢。据最新消息,台积电的3nm和5nm工艺产能利用率均达到了极高水平,其中3nm
    的头像 发表于 11-14 14:20 ?1009次阅读

    世芯电子成功2nm测试芯片

    近日,高性能ASIC设计服务领域的领先企业世芯电子(Alchip)宣布了一项重大技术突破——成功了一款2nm测试芯片。这一里程碑式的成就
    的头像 发表于 11-01 17:21 ?1492次阅读

    三星电子:18FDS将成为物联网和MCU领域的重要工艺

    相变存储器(ePCM)。 ? 在FD-SOI领域,三星已经深耕多年,和意法半导体之间的合作也已经持续多年。早在2014年,意法半导体就曾对外宣布
    发表于 10-23 11:53 ?683次阅读
    <b class='flag-5'>三星</b>电子:18FDS将成为物联网和MCU领域的重要<b class='flag-5'>工艺</b>

    技术前沿:“环抱”晶体管与“明治”布线

    环绕栅极(GAA)架构。在晶体管中,栅极扮演着关键的开关角色,控制着电流的流动。RibbonFET使得
    的头像 发表于 09-11 17:57 ?568次阅读
    <b class='flag-5'>技术</b>前沿:“环抱”<b class='flag-5'>晶体管</b>与“<b class='flag-5'>三</b>明治”布线

    什么是NPN和PNP晶体管

    NPN和PNP晶体管是电子学中的两种基本且重要的双极晶体管(BJT),它们在电路设计中扮演着至关重要的角色。下面将详细阐述这两种
    的头像 发表于 08-15 14:58 ?6825次阅读