AXI-4 Lite接口协议仿真波形解析
AXI-4 Lite可以看作是AXI-4 Memory Mapped的子集，从下面的示例图中就可见一斑。最直接的体现是AXI-4 Lite的突发长度是固定值1。
AXI-4 Lite的接口信号如下图所示。同样都是5个独立通道，但由于突发长度被限制为1，使得某些信号不再需要，例如ARLEN和AWLEN就不再需要了，因为两者均为0，同时用于显示突发类型（Burst Type）的ARBURST和AWBURST、表明一笔数据交易的最后一个有效数据WLAST和RLAST均不再需要了。此外，AXI-4 Lite要求数据位宽必须是32-bit或64-bit，故ARSIZE和AWSIZE也不再需要了。
就数据传输机制而言，AXI-4 Lite和AXI-4 Memory Mapped是一致的，每个通道都有相应的VALID和READY信号对。
这里我们给出一个仿真波形供大家参考，以便理解AXI-4 Lite接口协议。
写地址通道
写数据通道
写响应通道
读地址通道
读数据通道
声明：本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人，不代表电子发烧友网立场。文章及其配图仅供工程师学习之用，如有内容侵权或者其他违规问题，请联系本站处理。
举报投诉
-
接口协议
+关注
关注
5文章
41浏览量
18861
原文标题：AXI-4 Lite与AXI-4 Memory Mapped接口协议有什么区别？
文章出处：【微信号：Lauren_FPGA，微信公众号：FPGA技术驿站】欢迎添加关注！文章转载请注明出处。
发布评论请先 登录
相关推荐
热点推荐
Zynq中AXI4-Lite和AXI-Stream功能介绍
Zynq中AXI4-Lite功能 AXI4-Lite接口是AXI4的子集，专用于和元器件内的控制寄存器进行通信。AXI-Lite允许构建简单
如何将AXI VIP添加到Vivado工程中
在这篇新博文中，我们来聊一聊如何将 AXI VIP 添加到 Vivado 工程中，并对 AXI4-Lite 接口进行仿真。随后，我们将在仿真
发表于 07-08 09:27
?2286次阅读
XADC和AXI4Lite接口：定制AXI引脚
你好，我有一个关于XADC及其AXI4Lite接口输入的问题。我想在Microzed 7020主板上测试XADC，在通过AXI4Lite接口将Zynq PL连接到XADC向导（参见第一
发表于 11-01 16:07
请问AXI-4流接口有没有可用的地址线？
的发送引擎。＃1。根据“表2-2：AXI4-流接口端口 - 发送”＆amp;在美国的其他相关部分，我看到这个AXI-4流接口没有可用的地址线。我错过了什么吗？我想知道为什么在这个
发表于 04-28 10:00
AXI4-lite端口可以保持未连接状态吗？
我必须通过AXI4-lite接口配置Jesd204b核心，或者我可以简单地将AXI4-lite端口保持未连接状态（强制接地）？Jesd204核心示例top没有提供有关AXI4-Lite
发表于 05-15 09:30
AXI接口协议详解
突发传输； AXI4-Lite：（For simple， low-throughput memory-mapped communication）是一个轻量级的地址映射单次传输接口，占用很少的逻辑单元
发表于 10-14 15:31
AMBA 4 AXI4、AXI4-Lite和AXI4-流协议断言用户指南
您可以将协议断言与任何旨在实现AMBA?4 AXI4的接口一起使用?, AXI4 Lite?,
发表于 08-10 06:39
AXI4 、 AXI4-Lite 、AXI4-Stream接口
AXI4 是一种高性能memory-mapped总线，AXI4-Lite是一只简单的、低通量的memory-mapped 总线，而 AXI4-Stream 可以传输高速数据流。从字面意思去理解
如何在Vitis HLS中使用C语言代码创建AXI4-Lite接口
您是否想创建自己带有 AXI4-Lite 接口的 IP 却感觉无从着手？本文将为您讲解有关如何在 Vitis HLS 中使用 C 语言代码创建 AXI4-Lite 接口的基础知识。
自定义AXI-Lite接口的IP及源码分析
在 Vivado 中自定义 AXI4-Lite 接口的 IP，实现一个简单的 LED 控制功能，并将其挂载到 AXI Interconnect 总线互联结构上，通过 ZYNQ 主机控制，后面对 Xilinx 提供的整个
发表于 06-25 16:31
?4100次阅读
工商网监
评论