讲解台积电的7纳米节点技术设计规则细节

在日本举行的2019年VLSI研讨会结束后，台积电举行了一次小型新闻发布会。介绍了关于最新工艺及封装技术，下面是详细内容：

N7

台积电认为他们的7纳米节点（N7）是目前最先进的逻辑技术。在最近的VSLI研讨会上，台积电共同撰写了一篇关于他们7纳米节点的论文，我们最近介绍了该论文的设计规则细节。除少数主要客户外，大多数台积电客户据说直接从N16到N7。N10节点被认为是一个短命节点，主要用作产量学习。当从N16转到N7时，N7提供3.3倍的栅极栅密度以及约35-40％的速度提升或65％的低功率。

N7工艺的一个关键亮点是它的缺陷密度。台积电表示，从N10节点学习，N7 D0减少斜坡是有史以来最快的，平稳到与之前节点相当的水平。随着公司加入HPC，他们开始分别为移动客户和HPC客户报告缺陷密度，芯片尺寸为250平方毫米和更大。

从N10节点吸取教训，N7 D0 的 reduction ramp 速度是有史以来最快的，与之前的节点持平。随着公司进军高性能计算领域，他们开始分别为移动客户和裸片尺寸为250平方毫米及以上的高性能计算客户报告缺陷密度。

台积电对其7纳米节点的需求在过去半年中环比略有下降，环比约为1％。收入的绝大部分继续来自他们非常成熟的16纳米节点。然而，第二季度晶圆出货量略有增加，预计第二季度将出现这种情况。当比较较长的趋势时，这实际上是3年来第二季度的最低量。尽管如此，他们认为N7将在全年达到收入的25％。

台积电发现，去年上半年，该公司7纳米节点的需求环比略有下降，约为1%。收入的大部分继续来自他们非常成熟的16纳米节点。然而，晶圆出货量略有增加，这是对第二季度的普遍预期。与长期趋势相比，这实际上是3年来第二季度的最低成交量。尽管如此，他们相信N7将达到全年收入的25%。

技术节点按收益分享，WikiChip分析

台积电晶圆出货

N7P

台积电已经开始推出一款名为N7性能增强版（N7P）的N7工艺的优化版本。不应将N7P与N7+混淆。N7P是一种优化的基于DUV的过程，它使用相同的设计规则，与N7完全IP兼容。N7P引入了FEOL和MOL优化，据称可以在等功率下提高7％的性能，或者在等速时提高10％的功耗。

N7+

台积电的N7+是他们在几个关键层采用EUV的第一个工艺技术。N7+上个季度（第二季度）进入量产阶段。台积电表示，它们的产量与N7相当。与N7工艺相比，N7+的密度提高了1.2倍左右。据说N7+在同等功率时性能提高10%，或者在等功率时性能降低15%。从纸面上看，N7+似乎略好于N7P。不过请记住，这些改进只能通过新的物理重新实施和新的EUV掩模来获得。

N6

N6计划使用比N7+更多的EUV层。它既是设计规则，也是与N7的IP兼容，旨在成为大多数客户的主要迁移路径。N6设计可以在N6上再次利用EUV掩模和保真度改进或重新实施，以利用聚合物扩散边缘（PODE）和连续扩散（CNOD）标准单元基台规则，据说可以提供额外的18%的密度改进。值得强调的是，N6的独特之处在于，它实际上将在明年年初进入风险生产，并在2020年年底前达到峰值。台积电表示：N6是基于N7+和N5 EUV的经验教训之上的改进。

N5

台积电5纳米工艺是N7之后的下一个“全节点”。N5在今年第一季度进入了风险试产阶段，预计这一过程将在2020年上半年加速。N5在“多层”上广泛使用EUV。台积电已显示出非常高的产量，就D0而言，它们与N7生产工艺的发展轨迹相似。N5计划作为一个长期存在的节点，预计在收入方面将比N7增长得更快。

与N7相比，N5可提供1.8倍的逻辑密度。在性能方面，N5的等功率性能提高15％，在同等性能下降低功耗30％。与N7一样，N5将有两种类型 - 移动客户和高性能计算（HPC）。HPC将单元提供额外的选项，与N7相比，性能提升高达25％。

N5P

与他们的7纳米工艺一样，台积电将提供其N5工艺的优化版本，称为N5性能增强版（N5P）。此工艺使用相同的设计规则，与N5完全IP兼容。通过FEOL和MOL优化，N5P在等功率时比N5性能提高7％，在等性能方面降低15％的功耗。N5P的时间表有点目前还比较模糊，但台积电暗示到2020年底或2021年初将会量产。

N3

台积电表示他们的3纳米工艺进展顺利。N3预计将在2022年左右推出。虽然台积电之前已经谈到GAA作为FinFET的潜在继承者，但台积电和英特尔都在证明，目前更容易制造的FinFET可以在性能上得到足够的扩展。另一个节点。我们目前认为台积电可能会继续使用FinFET作为其N3，但将在后续节点中转移到GAA。

WikiChip的分析

下一代封装

随着前沿节点的复杂性和成本的增加，对基于芯片的解决方案的需求不断增长。主要的三个原因是将裸片分成更小的芯片，利用较旧的，成熟的模块和SoC的其他部分节点，这些节点不一定能很好地扩展，并通过HBM等组件实现更高的系统集成。

台积电提供了许多技术，作为其晶圆级系统集成（WLSI）平台的一部分，该平台旨在涵盖从低空闲移动应用程序到高性能计算的所有领域。他们的芯片-晶圆-基板（CoWoS）封装的目标是人工智能、网络和高性能计算应用，而其集成扇出（InFo）封装则面向网络和移动应用。

TSMC InFO封装是他们的一般扇出晶圆级封装（FOWLP）解决方案，根据应用有许多不同的风格。InFO使用密集RDL和精细间距通过封装过孔（TSMC也通过InFO过孔或TIV调用）。它们集成在基板上的扇出（InFO_oS），带有基板存储器的InFO（InFO_MS）和InFO超高密度（InFO_UHD）适用于从高性能移动设备到网络和HPC应用的任何设备。

特别是对于5G移动平台，TSMC具有InFO POP（InFO_POP），用于移动应用，用于RF前端模块（FEM）应用的InFO Antenna-in-package（InFO_AiP）以及用于RF前端模块（MUST）的多堆栈（MUST）。基带调制解调器。

3D-MiM用于更高带宽

InFO_POP最早的例子之一是2016年发布的Apple A10（先前处理器具有常规POP）。然而，即使InFO_POP也存在由于控制器和TIV音调而导致内存带宽受限的缺点。即将到来的5G和AI边缘/移动应用程序本质上更多的内存带宽受限，这个问题进一步恶化。为了克服这个问题，台积电宣布了3D-MUST-in-MUST封装技术（请注意，MUST代表多堆叠）。3D-MiM通过使用高密度RDL和细间距TIV的集成扇出（InFO）WLS集成，集成了多个垂直堆叠的存储芯片。正如您可能想象的那样，I / O必须暴露在芯片的一侧，这些芯片独立地连接到SoC，形成一个宽I / O接口。

台积电在单个封装中展示了具有16个存储器芯片的SoC技术。该芯片的占位面积为15毫米×15毫米，高度仅为0.55毫米。与倒装芯片POP封装相比，该芯片在高度的一半处具有两倍的存储器带宽。

台积电吹捧了许多其他优势。由于没有衬底和没有凸块，因此从存储器I / O到SoC的距离要短得多，从而产生更好的电气性能特性。此外，据说更薄的外形可提供更好的散热性能。

顺便说一下，3D-MiM不仅限于单个SoC。实际上，台积电谈到了使用多个SoC以及大量存储芯片（例如，具有32个存储芯片的2个SoC），以便创建具有高带宽和低功率的HPC应用，作为当前2.5D（例如HBM）的替代技术。这里的一个关键区别是InFO存储器芯片各自直接连接到SoC而无需基本逻辑芯片。

InFO封装天线（InFO_AiP）

TSMC专门针对5G毫米波系统集成，开发了InFO天线封装（InFO_AiP）。该封装试图解决的是实际芯片和天线之间的链路或互连，这会导致严重的传输损耗。TSMC通过在RDL中实现的插槽耦合贴片以及模塑化合物本身中的嵌入式RF芯片来实现这一点，该芯片直接互连到RDL而没有凸块。

由于天线和芯片之间的互连的性能是表面粗糙度和芯片与封装之间的过渡的函数，因此InFO材料和RDL均匀性允许更低的传输损耗。与倒装芯片AiP相比，台积电声称它可以提供高达15％的性能，热阻降低15％，同时降低30％。

网络和高性能计算

对于高性能计算和网络应用，TSMC在基板和存储器（_oS / _MS）上提供CoWoS和InFO。

CoWoS可以扩展到2个标线，具有0.4μm/0.4μm的激进线/间距。这是一种非常成熟的技术，具有非常高的产量，已经批量生产超过五年。CoWoS已经广泛用于GPU，但也可以在各种网络应用中找到。台积电称到目前为止他们已经有超过15个流片。

目前，CoWoS支持高达1.5 TB / s的6个HBM2模块。台积电报告研究更高带宽的解决方案以及超过3个掩模版的更大硅片面积。

对于网络应用，TSMC在基板上提供InFO，可以达到最多1个掩模版的集成Si区域，但具有1.5μm/1.5μm的略微更宽松的L / S间距。当前技术的最小I / O间距为40μm，最小C4凸点间距为130μm。InFO_oS的生产在2018年第二季度开始增长。他们目前正在努力实现两个以上芯片的集成以及1.5x掩模版尺寸的硅面积。
责任编辑：tzh